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UnitedSiC(現(xiàn)已被Qorvo收購)宣布推出行業(yè)先進的高性能1200V第四代SiC FET

  • 移動應(yīng)用、基礎(chǔ)設(shè)施與航空航天、國防應(yīng)用中 RF 解決方案的領(lǐng)先供應(yīng)商 Qorvo?近日宣布推出新一代 1200V 碳化硅 (SiC) 場效應(yīng)晶體管 (FET) 系列，該系列具有出色的導(dǎo)通電阻特性。全新 UF4C/SC 系列 1200V 第四代 SiC FET 非常適用于主流的 800V 總線架構(gòu)，這種架構(gòu)常見于電動汽車車載充電器、工業(yè)電池充電器、工業(yè)電源、DC/DC 太陽能逆變器、焊接機、不間斷電源和感應(yīng)加熱等應(yīng)用。UnitedSiC/Qorvo 功率器件總工程師 Anup Bhalla 表示：“我們通過
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可配置且簡單易用的組合式可靠性檢查

  • 簡介雖然產(chǎn)品可靠性一直以來都是半導(dǎo)體行業(yè)的一個重要因素，但隨著交通運輸、醫(yī)療設(shè)備和 通信等領(lǐng)域越來越多地使用電子設(shè)備，對于能夠在設(shè)計的產(chǎn)品壽命期內(nèi)按預(yù)期工作的集成 電路 (IC) 的需求已呈現(xiàn)出指數(shù)級增長趨勢。然而，盡管對于精準的可靠性驗證的需求已顯 著增長，但使用現(xiàn)有的驗證技術(shù)確保 IC 可靠性一直是 IC 設(shè)計公司面臨的重大挑戰(zhàn)之一。技 術(shù)節(jié)點尺寸的縮減加上不同類型的設(shè)計應(yīng)用的快速增長，讓該問題變得更加復(fù)雜，增加了 需要的可靠性檢查數(shù)量及其復(fù)雜性。所有這些因素都在有力地推動對于準確的自動化芯片 可靠性
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MENTOR、AMD 和 MICROSOFT 合作開展云上 EDA

  • 如果將部分或全部電子設(shè)計自動化 (EDA) 計算轉(zhuǎn)移到云上，設(shè)計公司將能獲得靈活的資源和 規(guī)模經(jīng)濟性，從而縮短產(chǎn)品上市時間并加快創(chuàng)新速度。Mentor, a Siemens Business (Mentor) 與 Advanced Micro Devices, Inc. (AMD) 和 Microsoft Azure (Azure) 合作，展示了 Calibre? 平臺 結(jié)合云計算如何能夠提供更多計算資源，大幅縮短設(shè)計收斂時間，讓設(shè)計更快上市。采用 7nm 量產(chǎn)設(shè)計，物理驗證周期縮短了 2.5 倍。CAL
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利用 Calibre nmLVS-Recon 技術(shù)加快上市速度：電路驗證新范式

  • 背景1981 年是業(yè)界公認的電子設(shè)計自動化 (EDA) 商業(yè)化元年，Mentor, a Siemens business 自這一年開始，長期致力于深耕 EDA 工具領(lǐng)域。從一開始，我們的 Calibre? 驗證平臺就專注于為企業(yè)提供一流的驗證流程。 在與全球設(shè)計人員、工程師和團隊的日?；又?，我們一直在密切觀察設(shè)計和驗證周期，并不斷努力改 進我們的工具以提高生產(chǎn)率。有一個趨勢非常明顯……流片變得越來越困難，需要的時間也越來越長。根據(jù)行業(yè)會議調(diào)查得出的統(tǒng)計 數(shù)據(jù)，每年至少有 50% 的預(yù)定流片出現(xiàn)延遲。這些
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利用更高效的 LVS 調(diào)試提高生產(chǎn)率

  • 簡介版圖與電路圖比較 (LVS) 驗證是片上系統(tǒng) (SOC) 設(shè)計周期中集成電路 (IC) 驗證必不可少的組 成部分，但鑒于當(dāng)今高密度且層次化的版圖、不斷提高的電路復(fù)雜性以及錯綜復(fù)雜的晶圓 代工廠規(guī)則，運行 LVS 可能是一項耗時且資源密集的工作。全芯片 LVS 運行不僅會將設(shè)計版 圖與電路圖網(wǎng)表進行比較，而且通常還包含會增加 LVS 運行時間的其他驗證，例如電氣規(guī)則 檢查 (ERC) 和短路隔離。根據(jù)設(shè)計的復(fù)雜性，調(diào)試這些設(shè)計的 LVS 結(jié)果可能同樣具挑戰(zhàn)性且耗時，進而影響總周轉(zhuǎn)時 間 (TAT) 和計
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Mentor 與三星Foundry開展合作 提高產(chǎn)品良率并簡化存儲器測試

  • Mentor, a Siemens business 近日宣布與三星Foundry合作開發(fā)一款新的參考設(shè)計套件，旨在幫助雙方共同客戶簡化在制造過程中對于先進芯片上系統(tǒng)嵌入式存儲器的測試、診斷和維修。三星Foundry全新的設(shè)計解決方案套件 (SF-DSK) 采用了 Mentor 業(yè)界領(lǐng)先的 Tessent?MemoryBIST 軟件技術(shù)，可幫助客戶簡化可測試性設(shè)計流程并提高產(chǎn)品良率。該套件包含一個用戶友好的界面，將三星的 efuse 與 Tessent MemoryBIST 軟件的內(nèi)建自我修復(fù)功能連接在一
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先進制程推升算力需求 云端EDA帶來靈活彈性

  • 而隨著芯片制程不斷縮小，單一芯片內(nèi)的晶體管與電路數(shù)量也持續(xù)倍增，芯片的生產(chǎn)流程也進入了新的時代，云端IC設(shè)計就是其中之一趨勢
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Mentor系列IC設(shè)計工具獲得臺積電最新N5和N6制程技術(shù)認證

  • Mentor， a Siemens business 近日宣布，旗下系列IC設(shè)計工具獲得了臺積電（TSMC）業(yè)界領(lǐng)先的 N5 和 N6 制程技術(shù)認證。此外，Mentor 與 TSMC 的合作現(xiàn)已擴展到先進封裝技術(shù)領(lǐng)域， Mentor Calibre? 平臺的 3DSTACK 封裝技術(shù)將進一步支持 TSMC 的先進封裝平臺。TSMC 的 N5 和 N6 制程技術(shù)能夠幫助眾多全球領(lǐng)先的 IC 設(shè)計公司提高處理器的性能、縮小尺寸并降低功耗，從而更好地應(yīng)對汽車、物聯(lián)網(wǎng)、高性能計算、5G 移動/基礎(chǔ)設(shè)施、
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利用可移植性激勵為軟件驅(qū)動的驗證鋪平道路

  • 簡介設(shè)計正變得日益復(fù)雜，越來越多的設(shè)計包含了處理器，甚至經(jīng)常包含多個處理器。由于處理器是設(shè)計的不可分割的一部分，因此我們必須驗證在處理器上運行的軟件與設(shè)計的其他部分之間的交互，這一點非常重要。軟件對當(dāng)今系統(tǒng)的運作至關(guān)重要，因而在實驗室中調(diào)通原型芯片之前，對硬件／軟件邊界的驗證和確認不容出現(xiàn)任何延遲。至少，驗證團隊必須完成這項任務(wù)，并且自行承擔(dān)風(fēng)險。相信我們都聽說過一些嚴重錯誤的場景，例如，團隊在實驗室中發(fā)現(xiàn)，處理器的總線與設(shè)計的連接順序接反了，或者處理器在低功耗模式下再無法加電啟動。硬件／軟件逐步細化一個
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Mentor 推出 Tessent Safety 生態(tài)系統(tǒng)以滿足自動駕駛時代的 IC 測試要求

  • 西門子旗下業(yè)務(wù)Mentor 宣布推出一套全新的 Tessent? 軟件安全生態(tài)系統(tǒng)，即由 Mentor與其行業(yè)領(lǐng)先合作伙伴攜手提供的涵蓋最優(yōu)汽車 IC 測試解決方案的產(chǎn)品組合，該程序能夠幫助 IC 設(shè)計團隊滿足全球汽車行業(yè)日益嚴格的功能安全需求。
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AI芯片設(shè)計需要新的EDA方法論和工具

  • 　　王?瑩?（《電子產(chǎn)品世界》，北京?100036）　　編者按：科技日新月異的數(shù)字時代，人工智能/機器學(xué)習(xí)在半導(dǎo)體業(yè)的應(yīng)用中快速增長。日前，Mentor公司ICEDA部門的掌舵人 Joseph Sawicki先生在“2019 Mentor論壇”北京站期間，談了人工智能/機器學(xué)習(xí)在下一個10年帶來的機遇，以及EDA設(shè)計和驗證方法論和工具需要哪些新變革?！　? 本土企業(yè)正在加快AI和機器學(xué)習(xí)的創(chuàng)新　　Joseph最近拜訪了中國的一家初創(chuàng)公司，該公司在2年前（2017年）剛成立，在大約6個月以前（2019年2月
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Iluvatar CoreX 選擇使用 Mentor 的 Veloce Strato 硬件加速仿真平臺驗證 AI 芯片和軟件

  • Mentor, a Siemens business 日前宣布，人工智能 (AI) 芯片專業(yè)公司 Iluvatar CoreX 已在 Veloce? Strato 硬件加速仿真平臺上進行了標準化，以驗證他們的 AI 云培訓(xùn)片上系統(tǒng) (SoC) 芯片集和專有軟件平臺。Iluvatar CoreX 創(chuàng)立于 2015 年 12 月，旨在滿足迅速發(fā)展的 AI 領(lǐng)域?qū)蓴U展型高性能芯片解決方案的日益增長的需求，為周邊器件和基于云的應(yīng)用程序?qū)崿F(xiàn)高級人工智能?！癐luvatar 的解決方案利用超大規(guī)模并行計算架構(gòu)的優(yōu)勢
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Mentor Catapult HLS 助力Chips&Media 將深度學(xué)習(xí)硬件加速器 IP 交付時間縮短一半

  • 　　Mentor?, a Siemens business 今日宣布 Chips&Media? 已成功部署 Mentor Catapult? HLS 平臺，將使用深度神經(jīng)網(wǎng)絡(luò) (DNN) 算法設(shè)計和驗證其 c.WAVE 計算機視覺 IP 的實時對象檢測。Chips&Media 是一家面向片上系統(tǒng) (SoC) 設(shè)計高性能、高質(zhì)量視頻 IP 的領(lǐng)先供應(yīng)商，其產(chǎn)品廣泛應(yīng)用于汽車、監(jiān)控和消費電子領(lǐng)域?！　hips&Media 需要通過減少功能驗證時間、時序收斂、自定義和最終優(yōu)
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Mentor 與 Teradyne 攜手推出 ATE-Connect 測試技術(shù)顯著加快芯片調(diào)試和調(diào)通

  • 　　除了引入 ATE-Connect 技術(shù)之外，Mentor 的 Tessent 部門還宣布與 Teradyne 及其他重要客戶開展合作，以驗證整個解決方案。Teradyne 是面向測試和工業(yè)應(yīng)用的自動化設(shè)備的領(lǐng)先供應(yīng)商。Mentor 的Tessent工具與 ATE-Connect 以及UltraFLEX的 Teradyne PortBridge 相結(jié)合，這使得DFT 開發(fā)環(huán)境能夠直接與 Teradyne UltraFLEX 通信，實現(xiàn) IP 模塊的交互調(diào)試，因此測試調(diào)試效率的顯著提升。　　“Terady
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Mentor 擴展解決方案以支持 TSMC 5nm FinFET 和 7nm FinFET Plus 工藝技術(shù)

  • 　　Mentor, a Siemens business 今日宣布 Mentor Calibre? nmPlatform 和 Analog FastSPICE? (AFS?) Platform 獲得 TSMC 的 7nm FinFET Plus 和最新版本的 5nm FinFET 工藝的認證。此外，Mentor 還繼續(xù)擴展 Xpedition? Package Designer 和 Xpedition Substrate Integrator 產(chǎn)品的功能，以支持 TSMC 的高級封裝產(chǎn)品。　　TSMC 設(shè)
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